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提出了一种快捕获，低抖动，宽调节范围的增益自适应锁相环的设计．在这个方案中，采用了双边触发的鉴频鉴相器（dual-edge-triggered phase frequency detector）和自调节压控振荡器（self-regulated voltage controlled oscillator）并进行了详细的分析．芯片的加工工艺是0．5μm 1P3M CMOS标准数字逻辑工艺．测试结果表明输入频率变化在捕获范围的37％时，捕获时间为150ns；输出频率为640MHz时，均方根抖动为39ps．