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随着3D堆叠技术的不断发展，芯片测试已成为一大研究热点。为了减少三维堆叠集成电路（three dimensional stacked integrated circuits，3D—SICs）绑定前和绑定中的总测试时间，提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法，通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图，再利用“绑定中测试”复用“绑定前测试”扫描链的方式，协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明，本文方法在TSV数量的约束下，测试