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分析了帧内预测的17种模式，对于每个4×4大小块的16个像素点的不同模式的预测公式之间的相同运算，采用数字强度缩减的方法去除计算的冗余，提出了一种高并行度的帧内预测器。可以每个时钟周期处理16个像素点的预测值。基于SMIC0．18μm工艺，用verilog对该设计进行了VLSI实现，综合后的电路的关键路径最大时延为10ns，电路规模不超过1．4万门，数据吞吐率可以达到1600Msamples／s。从实现结果来看，与采用可重构方法的设计相比，该设计在相同的并行度下减小了电路面积，简化了控制逻辑。