【摘 要】
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为了保证在任何情况下进入数字电视DVB传输系统的数据码流中“0”与“1”的概率都能基本相等,传输系统首先要用一个伪随机序列对输入的MPEG-2码流进行扰乱处理。给出了DVB标
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为了保证在任何情况下进入数字电视DVB传输系统的数据码流中“0”与“1”的概率都能基本相等,传输系统首先要用一个伪随机序列对输入的MPEG-2码流进行扰乱处理。给出了DVB标准中扰码发生器的FPGA设计方案,并以Altera公司的QuartusII为开发平台,运用Verilog语言描述了各部分设计并给出仿真结果。
In order to guarantee that the probability of entering “0 ” and “1” in the data stream of digital TV DVB transmission system can be substantially equal in all cases, the transmission system first uses a pseudo-random sequence to input MPEG-2 Code stream to disrupt processing. The FPGA design scheme of the scrambling code generator in the DVB standard is given. Based on QuartusII of Altera Corporation, the design of each part is described and the simulation results are given by Verilog language.
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