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根据模拟硬件描述语言Verilog-A的特点，抽取欲设计锁相环各模块的关键参数并加入到利用Vegilog-A建立的相应模块的行为级模型中，并且根据晶体管级仿真结果对行为级模型中的参数进行实时修正，建立了比较精确的中心频率为100MHz的PLL行为级模型。
一种精确的锁相环IP模块行为级建模
【摘 要】
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根据模拟硬件描述语言Verilog-A的特点，抽取欲设计锁相环各模块的关键参数并加入到利用Vegilog-A建立的相应模块的行为级模型中，并且根据晶体管级仿真结果对行为级模型中的参数
【机 构】
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华南理工大学物理科学与技术学院微电子系
【出 处】
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半导体技术
【发表日期】
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2006年4期
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