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摘要：本文根据光纤接入数字中频系统的时钟使用情况，分析了时钟抖动对ADC和锁相环性能影响的原理，讲述了锁相环的基本原理和相噪优化方式，最后给出采用双环锁相环来完成去抖和时钟分发的解决方案。
关键词：时钟抖动；数字中频；相位噪声；AD9523；ADF4351
DOI: 10.3969/j.issn.1005-5517.2012.4.018
时钟相噪对ADC性能的影响分析
一款设计好的高速ADC，它的SNR基本是确定。到底需要多小的抖动才能够满足系统的ADC的需求呢？如图1所示。不同输入频率，在不同抖动水平下，可以达到不同的最大SNR水平。举例，当输入频率为200MHz，系统时钟抖动为200fs水平时候，可以达到SNR水平就是72dB（如图1虚线和绿色线交叉点）。
时钟对锁相环的影响分析
在数字中频系统中，参考时钟还会提供给锁相环作为输入参考频率。而锁相环的相噪好坏会影响到接收链路的EVM指标。
根据锁相环输出的相噪（抖动）水平和输出频率，可以通过下图2的过程计算其对系统EVM的影响水平。因此我们可以得出结论：参考时钟相噪影响锁相环近端相噪，锁相环近端相噪影响系统接收机的EVM指标。
AD9523实例用低环路滤波器去抖
如图3所示，AD9523在设计中使用了两个锁相环，第一个PLL接外部的参考时钟（光口恢复的），它采取非常低的低通滤波器设置（10Hz~100Hz）。它可以将参考时钟近端相噪很好地滤除，而PLL外接的VCXO可以提供很好的近端相噪，这样保证不会因为低通滤波器频率低而将VXCO的近端噪声抬高（注意，这里对于VXCO来说低通滤波器变为高通滤波响应）。这样第一个PLL就可以将参考时钟近端相噪很好地抑制。而第二个锁相环采用高频率VCO（3600MHz到4000MHz）和70MHz的鉴相频率。这样可以降低噪声频率增益的同时，获取更多的频率组合（系统中有时需要不同频率的工作时钟，VCO需要工作在它们的最小公倍数的整数倍）。全文请见：http:// www.eepw.com.cn/article/130445. htm
参考文献：
[1] Brad Brannon, Allen Barlow. AN-501 孔径不确定度与ADC系统性能
[2] Brad Brannon, Bill Schoield, Yang Ming. AN-0974: TD-SCMA多载波系统可行性研究
[3] CN-0134宽带低EVM直接变频发射机
关键词：时钟抖动；数字中频；相位噪声；AD9523；ADF4351
DOI: 10.3969/j.issn.1005-5517.2012.4.018
时钟相噪对ADC性能的影响分析
一款设计好的高速ADC，它的SNR基本是确定。到底需要多小的抖动才能够满足系统的ADC的需求呢？如图1所示。不同输入频率，在不同抖动水平下，可以达到不同的最大SNR水平。举例，当输入频率为200MHz，系统时钟抖动为200fs水平时候，可以达到SNR水平就是72dB（如图1虚线和绿色线交叉点）。
时钟对锁相环的影响分析
在数字中频系统中，参考时钟还会提供给锁相环作为输入参考频率。而锁相环的相噪好坏会影响到接收链路的EVM指标。
根据锁相环输出的相噪（抖动）水平和输出频率，可以通过下图2的过程计算其对系统EVM的影响水平。因此我们可以得出结论：参考时钟相噪影响锁相环近端相噪，锁相环近端相噪影响系统接收机的EVM指标。
AD9523实例用低环路滤波器去抖
如图3所示，AD9523在设计中使用了两个锁相环，第一个PLL接外部的参考时钟（光口恢复的），它采取非常低的低通滤波器设置（10Hz~100Hz）。它可以将参考时钟近端相噪很好地滤除，而PLL外接的VCXO可以提供很好的近端相噪，这样保证不会因为低通滤波器频率低而将VXCO的近端噪声抬高（注意，这里对于VXCO来说低通滤波器变为高通滤波响应）。这样第一个PLL就可以将参考时钟近端相噪很好地抑制。而第二个锁相环采用高频率VCO（3600MHz到4000MHz）和70MHz的鉴相频率。这样可以降低噪声频率增益的同时，获取更多的频率组合（系统中有时需要不同频率的工作时钟，VCO需要工作在它们的最小公倍数的整数倍）。全文请见：http:// www.eepw.com.cn/article/130445. htm
参考文献：
[1] Brad Brannon, Allen Barlow. AN-501 孔径不确定度与ADC系统性能
[2] Brad Brannon, Bill Schoield, Yang Ming. AN-0974: TD-SCMA多载波系统可行性研究
[3] CN-0134宽带低EVM直接变频发射机