【摘 要】
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研究了基于改进的欧氏算法的高速Reed-Solomon(255,239)译码器的VLSI优化实现.采用管线方式减少关键方程获取模块中的有限域乘法器数量,并对乘法器结构进行优化.同时提出了基
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研究了基于改进的欧氏算法的高速Reed-Solomon(255,239)译码器的VLSI优化实现.采用管线方式减少关键方程获取模块中的有限域乘法器数量,并对乘法器结构进行优化.同时提出了基于全局优化的公共项提取算法,并用该算法对伴随式计算模块进行优化.结果表明,与直接实现方法相比,关键方程模块的面积节省了约30%,用于伴随式计算的各单元电路面积也普遍减少20%以上.该Reed-Solomon译码器已用Synopsys综合工具综合并用TSMC 0.25μm CMOS工艺实现,其端口处理速率可达2.5Gb/s
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