【摘 要】
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为提高现有密码模块中数据加解密算法的多样性和安全性,设计并实现一种基于双现场可编程门阵列（FPGA）与数字信号处理器（DSP）架构的数据处理模块。2片FPGA分别与DSP通过外部存储器
【机 构】
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中国电子科技集团公司第三十二研究所
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为提高现有密码模块中数据加解密算法的多样性和安全性,设计并实现一种基于双现场可编程门阵列（FPGA）与数字信号处理器（DSP）架构的数据处理模块。2片FPGA分别与DSP通过外部存储器接口（EMIF）总线进行互联。FPGA 1#利用PCIe,EMIF总线实现其与上位机和DSP的通信,并结合分散-收集型直接内存存取模块最大化PCIe链路带宽。FPGA 2#使用AURORA协议与FPGA 1#进行串行通信,实现多个加解密算法的并行工作,同时支持算法的全局和局部重构。DSP负责数据加解密算法的参数配置、密钥生成
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