【摘 要】
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在采用并行超长指令字结构的DSP芯片中,CPU处理速度与片外数据存取速度不匹配的问题,导致了CPU处理延时,限制了DSP系统性能的提升.针对这一问题,根据Cache的结构提出一种适宜
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在采用并行超长指令字结构的DSP芯片中,CPU处理速度与片外数据存取速度不匹配的问题,导致了CPU处理延时,限制了DSP系统性能的提升.针对这一问题,根据Cache的结构提出一种适宜于在DSP CPU上进行视频数据处理的数据排列新算法,并且将其成功地应用到基于Trimedia PNX1301的MPEG-4程序优化工作中.系统编码结果表明,该方法有效地减少了Cache miss及片外数据存取的时间开销,在同等条件下,采用本算法后系统编码性能提高2帧/秒(CIF格式)左右.
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