【摘 要】
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为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足，给出一种高速低功耗的浮点除法器设计方案。采用SRT算法，修改高阶除法器的复杂结构，结合On-the—fly转换法、sD表
【基金项目】
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国家自然科学基金重点资助项目(90607008);陕西省工业攻关基金资助项目(2011k06-47)
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为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足，给出一种高速低功耗的浮点除法器设计方案。采用SRT算法，修改高阶除法器的复杂结构，结合On-the—fly转换法、sD表示法和常数比较法，降低时间延迟，以VerilogHDI。语言对单精度除法器进行实现。在基于FPGA构建的验证平台对除法器进行测试，测试结果表明该浮点除法器的性能满足了项目的要求，精度可达百万分之一。
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