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提出了一个用于对FPGA原型化电路进行加速的自动流水线电路生成方法。此方法中,原电路被分成延时相近的部分,并在当中插入寄存器,减少最长路经的延时从而提高电路的时钟频率。同时也考虑了减少附加资源的方案。对ISCAS85标准电路进行实验的结果显示了此方法的有效性。
基于割集选择的FPGA原型化电路加速
【摘 要】
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提出了一个用于对FPGA原型化电路进行加速的自动流水线电路生成方法。此方法中,原电路被分成延时相近的部分,并在当中插入寄存器,减少最长路经的延时从而提高电路的时钟频率
【机 构】
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上海交通大学电子信息与电气工程学院
【出 处】
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信息技术
【发表日期】
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2010年8期
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