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本文分析和实现了一种基于FPGA的真随机数发生器，采用对延迟链各级输出同时采样的方法来增加输出序列的随机性。电路为纯数字形式，50MHz采样时钟采得的输出数据可以无需后处理，直接通过随机性测试，且未发现随机性与采样频率存在显著联系。
一种基于FPGA实现的真随机数发生器
【摘 要】
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本文分析和实现了一种基于FPGA的真随机数发生器，采用对延迟链各级输出同时采样的方法来增加输出序列的随机性。电路为纯数字形式，50MHz采样时钟采得的输出数据可以无需后处理，
【机 构】
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浙江大学信息技术与工程学院在读本科生
【出 处】
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中国集成电路
【发表日期】
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2008年11期
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