搜索筛选:
搜索耗时0.0413秒,为你在为你在61,042,058篇论文里面共找到 6 篇相符的论文内容
发布年度:
[期刊论文] 作者：王巍,熊拼搏,周浩,袁军,,
来源：电子世界 年份：2017
本文提出一种基于0.18μm CMOS抽头延迟链时间数字转换器（TDC,Time-to-Digital Converter）,共设计128级压控延迟链。通过对称结构延迟锁相环的使用,增加了延迟链的稳定性,减小...
[期刊论文] 作者：王巍,周浩,熊拼搏,李双巧,杨皓,杨正琳,袁军,,
来源：微电子学 年份：2016
提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减...
[期刊论文] 作者：王巍, 董永孟, 李捷, 熊拼搏, 周浩, 杨正琳, 王冠宇,,
来源：微电子学 年份：2015
...
[期刊论文] 作者：王巍, 李捷, 董永孟, 熊拼搏, 周浩, 袁军, 王冠宇, 杨,
来源：微电子学 年份：2016
...
[期刊论文] 作者：王巍,李捷,董永孟,熊拼搏,周浩,袁军,王冠宇,杨正琳,陈丹,,
来源：微电子学 年份：2016
提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号...
[期刊论文] 作者：王巍,董永孟,李捷,熊拼搏,周浩,杨正琳,王冠宇,袁军,周玉涛,,
来源：微电子学 年份：2015
采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成...
相关搜索：
