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会议论文
SystemVerilog基于断言的验证技术
SystemVerilog基于断言的验证技术
来源 :2006年全国信息、电子与控制技术学术会议(IECT'2006) | 被引量 : 0次 | 上传用户:zhqr1981
【摘 要】
:
在需要重新流片的芯片中,有80%的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功
【作 者】
:
徐栋磊
【机 构】
:
西南交通大学信息科学与技术学院,四川 成都 610031
【出 处】
:
2006年全国信息、电子与控制技术学术会议(IECT'2006)
【发表日期】
:
2006年期
【关键词】
:
验证技术
形式化模型
功能性缺陷
功能覆盖率
逻辑设计
可观察性
可控性
芯片
检查
仿真
边界
案例
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在需要重新流片的芯片中,有80%的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功能覆盖率和形式化模型检查相结合的验证技术,它超越了基于仿真的验证,提高了验证的可观察性和设计的可控性。
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