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随着半导体工艺技术的不断进步，单个芯片上可集成的处理器核越来越多，处理器技术正逐步进入多核时代．然而，晶体管特征尺寸的不断减小以及阈值电压的不断降低，使得处理器的可靠性问题也日益严重．在多核环境中，如何有效地利用片上丰富的硬件资源进行可靠性设计，成为当前体系结构设计的热点问题之一．本文分析了现有核级容错技术，并提出了一种基于高速缓存一致性协议的核级容错方案．