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近年来,随着国家对微电子与集成电路行业的重视程度越来越高,整个集成电路行业的发展以惊人的速度提高,其中,模数转换器(Analog-to-Digital Converter,ADC)身为模拟领域与数字领域连结的桥梁,其发展程度深受人们重视。随着人们对ADC的需求越来越高,对于性能的要求同时也在增长。但由于现在的设计思路及工艺技术的限制,ADC的转换结果存在误差,因此人们开始开发校准技术,通过补偿的手段将ADC的性能提高,接近初始的设计目标。本文针对一款自主研发的5Gsps 8Bit折叠内插ADC设计了一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的片外误差后台校准技术。本文首先阐述了本课题的研究背景与意义,以及当今国内外的研究进展。其次介绍了折叠内插ADC的工作原理,以及传统的折叠内插结构和改进后的流水线级联结构,分析了折叠内插ADC的四种主要误差:增益误差、偏移误差、时间采样误差以及非线性误差。研究了关于折叠内插ADC几种误差的校准方法,提出了新的对于积分非线性(Integral Nonlinearity,INL)的校准算法。最终在FPGA和ADC的组合平台上实现了自动校准。作者主要完成的工作如下:(1)提出一种针对非线性误差的新校准算法,根据码密度原理使用FPGA对非线性误差进行自动计算,通过在折叠电路中添加DAC寄存器补偿误差。(2)通过手动形式对ADC非线性误差进行提取校准,验证校准方法的可行性。(3)通过Verilog硬件语言将校准算法在FPGA中实现,完成基于FPGA的片外后台自动校准功能。本课题提出的INL自动校准算法,成功将5Gsps 8Bit ADC的有效位ENOB从6.8bit提升到7.2bit,无杂散动态范围SFDR从49dBc提升到60dBc,将ADC的INL误差从±1LSB降低到±0.5LSB。成功的提升了 ADC的静态性能,为实现性能更强、可靠性更高的ADC提供了实际基础。