半导体工艺水平的飞速提高使当今集成电路的发展进入到深亚微米时代，随着集成电路的设计规模越来越大、复杂度越来越高，而产品上市的周期却越来越短，在这种情况下设计时就必须考虑更多因素的影响，尤其是时序验证变得越来越关键，那么在传统ASIC设计流程中使用繁杂的电路仿真进行制造前的时序验证已不切实际，取而代之的是基于静态时序分析的时序终止法。静态时序分析一个重要目的就是采用穷尽分析法来保证对芯片性能起决定作用的电路关键路径时序收敛，即确定关键路径及其精确延时信息，本文通过两个方面对静态时序分析中关键路径问题的相关技术进行研究与分析：伪路径的检测与去除和关键路径搜索与精确延时信息修正算法。 本文一方面采用目前主流的电路分析拓扑结构——有向无环路图研究时序电路中延时无关逻辑伪路径的检测方法，并且提出一种快速、简便有效的方法去除已经检测到的所有此类伪路径，以减小后续静态时序分析的复杂度；另一方面对于经典逻辑单元延时模型进行全面分析，结合单元逻辑功能和输入信号过渡时间这两个参数对于逻辑单元延时的影响，设计出一种广度与深度相结合的新颖延时信息修正算法，来改善已经得到的电路关键路径延时信息，提高静态时序分析的精确度，更好地指导后端布局布线工作。 本文所研究的技术已经在国家高技术研究发展计划子课题“叠加图文信息于标准模拟视频信号用VACIP标准化与产业化”项目中得到很好地验证，其中在VACIP设计的静态时序分析过程中加入以上两个独创性的算法，明显改善了设计中部分特殊功能路径的静态时序分析结果，为设计出性能更好的芯片打下良好基础。