随着我国经济社会的不断发展,信息化建设也越来越完善,确保信息在传输过程中的完整性和安全性值得重视。哈希算法凭借其单向性、弱抗碰撞性和强抗碰撞性等特点,在加解密、数字签名以及口令认证等信息安全领域中具有重要地位。应用场景的日益多元化使得哈希算法需要持续更新,并且对算法性能的要求也在提升。哈希算法的实现方式主要分为软件实现和硬件实现两种,纯软件实现方式难以满足算法的性能需求。硬件实现方式中,使用专用计算芯片（Application Specific Integrated Circuits,ASIC）实现的哈希算法能够较好地满足性能和功耗的需求,但是电路结构无法扩展,算法更新时需要重新设计,更新维护性差。现场可编程门阵列（Field Programmable Gate Arrays,FPGA）作为一种半定制电路,一方面可以发挥专用硬件架构提升计算能效的优势,另一方面可以充分利用其硬件可重构的优势提升系统的灵活性。如果设计一种基于FPGA的哈希算法加速器并结合硬件可重构特性形成通用加速方案,不仅能够提升算法的性能,还可以降低算法更新维护的难度,更好地满足哈希算法在实际应用中的需求。本文提出了一种使用全流水线结构的哈希算法通用加速器设计,并基于FPGA异构可重构计算平台进行了实现,论文的主要工作如下:第一,设计了一种哈希算法的全流水线结构。首先对不同哈希算法进行了软件实现并测试了算法各部分的计算时间,确定了哈希算法的性能瓶颈。然后通过分析算法结构,针对性能瓶颈,使用缩短计算路径、预计算、查表法等方法,设计了哈希算法的全流水线结构。最后结合FPGA的硬件结构特点,优化数据存储结构。为后续设计哈希算法的通用加速器提供理论依据。第二,设计并实现了哈希算法的通用加速器架构。加速器的硬件加速模块使用哈希算法的全流水线结构,由OpenCL在FPGA上实现并优化了内存分配和数据读写。加速器通过FPGA可重构实现了不同哈希算法的加速,结合OpenCL异构计算的特点优化了计算任务在FPGA上的映射,以及CPU和FPGA之间的数据传输。通过实验测试,选择5种常用哈希算法进行优化,所实现硬件电路的时钟频率为370 MHz左右,算法性能也都达到了370 MHash·s-1左右,算法性能提升显著。第三,实现了哈希算法的异构可重构加速系统。搭建了基于OpenCL的CPU+FPGA异构计算平台,并在计算平台中实现了加速系统。通过多线程管理、命令队列管理以及负载均衡设计,使得CPU可以通过软件灵活使用哈希算法的通用加速器,提升加速器的计算效率。通过与Intel Core I7-10700 CPU以及NVIDIA GTX 1650 SUPER GPU上实现的哈希算法进行对比,实验结果表明:算法重构时间约180 ms,实现的5种算法都取得了比CPU以及GPU更高的计算性能和能效比。其中对于SHA-256算法,本文的设计比CPU获得了18.7倍的性能提升以及34倍的能效提升,比GPU获得2倍的性能提升以及5.6倍的能效提升。