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静电放电(ESD, Electro-Static Discharge)是一种客观存在的自然现象,对于半导体集成电路具有极大的危害。尤其在纳米集成电路中,ESD防护研究至关重要。本论文主要基于28-nm CMOS工艺进行ESD防护研究,提出28-nm工艺下I/O以及核心(Core)电路的ESD设计窗口,对基本的二极管、MOS管以及SCR (Silicon Controlled Rectifier)防护器件进行流片分析,并针对提出的ESD设计窗口设计新型的SCR结构。此外,还针对纳米集成电路版图的抗栓锁(Latch up)性能进行设计研究。本论文的主要研究内容和结论如下:1)总结了纳米集成电路的ESD防护网络；根据28-nm CMOS工艺I/O以及Core的工作电压以及栅氧击穿电压,分别给出ESD设计窗口并提出ESD防护目标。2)针对二极管设计不同类型、不同结构的ESD防护器件,总结得出栅极隔离二极管(Gate Diode)具有正向导通电阻低的优点；通过流片验证,对于28-nm CMOS工艺下的二极管串达林顿效应已经不再明显,分析得知这是倒阱工艺所造成的；给出二极管的ESD防护总结。3) 总结28-nm CMOS工艺下GGNMOS (Gate Grounded NMOS)以及GDPMOS (Gate-VDD PMOS)的ESD防护性能,其中防护能力更好的GGNMOS的鲁棒性也仅有7.3 mA/μm;流片验证得出ESD implant层对于MOS器件的ESD性能的提高已经变得极其有限,反而提高了漏电流,分析可知这是P-Well浓度逐渐提高造成的；给出MOS管的ESD防护总结。41对于基本的二极管、MOS管以及SCR进行TCAD(Technology Computer Aided Design)仿真,并通过公式推导分析上述ESD防护器件的基本性质。5)提出新型的具有小回滞特性的SS-SCR (Small Snapback SCR).该器件的触发电压为7.1 V,维持电压为5.8V,并且通过参数调整可以达到1V以内的ESD工作窗口,满足28-nm CMOS工艺下的I/O ESD设计窗口；SS-SCR的鲁棒性为43.3 mA/μm,与基本SCR相近,且其维持电压受温度的影响小;SS-SCR的过冲电压为17V,开启时间为10 ns,均满足ESD防护要求。6)提出新型的VSCR (Vertical SCR)。该器件的触发电压为5.3 V,维持电压为2.3 V,满足28-nm CMOS工艺下的Core ESD设计窗口;VSCR的优点是结构简单、鲁棒性有近30 mA/μm,开启时间仅为4.8 ns,通过监测器(Monitor)的检测进一步证明VSCR可用于28-nm CMOS工艺的Core电路防护。7)基于VSCR,通过结构上的改进提出Modified VSCR,通过流片验证可知Modified VSCR进一步降低触发电压,但同时增加了栓锁的风险；通过版图上的改进提出New VSCR,解决VSCR单向导通的弊端;给出SCR的ESD防护总结。8)总结抗栓锁的测试方法；通过纳米集成电路的版图验证,得出版图设计中抗栓锁能力的关键因素,并分析隔离环对于抗栓锁能力的影响。