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在数字集成电路中,时钟信号作为整个芯片的时序参考,对芯片的性能和工作稳定性起着至关重要的作用。时钟树综合即实现芯片中时钟传播网络的过程,是数字集成电路物理设计流程中极为重要的环节。时钟树综合的质量不仅是决定着芯片性能的重要因素,更是直接影响着芯片物理设计周期的长短。一个高质量的时钟传播网络能够有效地减少时序违例的数量,加快时序的收敛和芯片的最终签出(sign off)。本文首先对时钟信号以及时钟树的基本理论进行了简要介绍,重点分析了各种时钟结构类型的优缺点,以及实现一个高性能时钟树的关键点。在此基础上,本文以芯片物理设计工具TheGuide为平台,实现了一种低时钟偏差,能够有效加快时序收敛的时钟结构一-Hybrid时钟树。该结构以目前业界普遍采用的平衡缓冲树为基础,通过在时钟根节点处插入大尺寸驱动单元SCB (Structured Clock Buffer,结构化时钟缓冲器)构成的规则H树来实现。其中,H树部分采用手动方式进行单元放置,二叉平衡树部分通过工具自动综合实现。由于H树部分增加了时钟共同路径延迟,因而能够减少OCV (On Chip Variation,片上工艺偏差)对时钟偏差的影响。Hybrid树的实现采用手动结合工具自动综合方式进行,具体的实现过程是本文的重点阐述内容。实现结果表明,Hybrid树的时钟偏差比工具全自动方式生成的传统平衡缓冲树提高了近45%,建立时间时序违例路径减少了近46%,保持时间时序违例路径减少了近35%。同时,在时钟信号过渡时间和时钟树功耗等性能上能够保持传统树的水平。此外,本文还对TheGuide平台下的静态时序分析原理进行了细致的论述。特别是与时钟树综合相关的OCV和CPPR (Common Path Pessimism Removal,共同路径悲观去除)。为便于理解,全文在阐述过程借鉴了Encounter和ICComplier平台下的一些概念。