在工业控制中,为了满足电力电子领域的电能变频以及电机控制的需求,需要在工业控制SoC芯片中集成脉冲宽度调制(PWM)信号发生器。设计基于ASIC的8路PWM IP核,可以很好的满足需求。本文以公司的实际项目RSC101为背景,介绍PWM IP核的软核和固核的开发过程,其IP接口符合APB总线标准要求。本文的具体工作包括:逻辑框架设计、RTL描述、PWM综合和DFT设计、低功耗设计和分析以及PWM IP核的功能验证。首先,介绍课题的背景、IP核标准化、芯片设计流程及性能指标与提升措施。其次,提出了PWM IP核的逻辑框架和关键部分的电路设计,关键模块包括:时钟分频与计数模块、输出比较模块、死区逻辑插入模块、中断触发模块、输出控制模块、ADC触发模块,同时介绍了在RSC101中通过标准接口APB集成的PWM核的工作过程。再次,对RTL HDL进行了综合并对综合进行了分析,同时考虑到了DFT为后续生产测试奠定基础。然后,对设计进行静态时序分析来保证网表的时序不违例,在此基础上采用PTPX分析了IP核的功耗并考虑了低功耗的设计。最后,在模块级和芯片级的层面上,进行了功能验证仿真;接着对综合生成的网表进行了布线前功能仿真和形式验证,进而保证前后逻辑的一致性。本文采用的EDA是Synopsys公司推出的工具,包括了:VCS、Verdi、DC、DFT Compiler、TetraMAX、PT/PTPX、Formality等。在EDA工具的支持下,首先采用Top-to-Down的方法描述了RTL代码,然后进行了功能仿真、逻辑综合、DFT插入、布线前的门级仿真、静态时序分析、功耗分析和形式验证等。本文的主要工作成果是最终完成了一个PWM固核的设计,解决了PWM核设计中的多个技术难点。例如,在RTL级描述时,如何合理设计插入死区等;在DC综合时,如何解决扫描链的插入等问题。本论文所设计的PWM IP核多达四相八通道,可以通过合理的裁剪或在CPU的控制下,对寄存器进行合理的配置,可以配置成单相;也可以通过搭积木的方式构建成任意路的PWM信号发生器,体现出了IP核的灵活性和可配置性等。本设计为使用者提供了具有功能灵活、加速设计进度和功耗低特性的PWM软核和固核。