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模数转换器作为无线通信、计算机技术等数字化处理技术的重要组成模块,其在软件无线电、高速数据采集系统、高速数字移动通信和高端测量仪器等方面都具有广泛的应用前景与市场需求。折叠插值模数转换器继承了全并行模数转换器高速的优势,它采用并行的两步式量化结构,同时在细量化通道采用折叠电路与插值技术以降低电路的硬件开销及功耗,因而折叠插值架构具有与全并行结构相近的转换速率,同时在面积和功耗方面又均优于全并行结构。本课题在TSMC0.18μm CMOS工艺下设计了一个单通道1.25GS/s、8bit折叠插值模数转换器。采用了双级流水线型的主采样保持电路,增大采样保持电路的采样速率、线性度和保持时间,模数转换器的最大采样速率和最大分辨率得到提高；采用了两级级联折叠插值的结构,在实现较大折叠与插值因子的同时保持电路较高的带宽；采用了流水线折叠的架构,在两级折叠电路之间插入级间采样保持电路使它们可以并行地处理信号；采用了级联失调平均等技术对基本结构进行了改进。在电路设计方面,本文完成了采样保持器、前置放大器、折叠插值电路、比较器等单元电路的设计,通过对各个单元电路的深入研究,最终实现整个系统电路的设计。本文在Cadence软件环境下完成了采样保持电路、前置放大器电路、折叠内插电路、比较器电路的设计和仿真,并对各个单元电路的噪声和失调进行了分析。完成了整个系统版图设计,芯片面积是1.5x1.4mm2。提取版图寄生参数进行后仿真,结果表明,在1.25GS/S采样率、输入信号频率为Nyquist频率时,SNDR为46.56dB, SFDR为57.59dB, ENOB% 7.442bit,功耗为336mW。本课题同时设计了一个应用在1GS/s、8bit分辨率情况下的高速模数转换器数据采集模块,使用课题组已流片的折叠插值ADC芯片,将模拟输入信号通过变压器由单端信号转成差分信号,输入ADC芯片进行采样,ADC芯片所需时钟信号通过时钟芯片AD4350得到,输出数字信号通过Molex接口接入FPGA,使用FPGA对数字信号进行处理,本章详细介绍了硬件系统的实现过程,并在此基础上,采用Xilinx公司ISE软件中的ChipScope Pro工具将采样后的数据保存,并对其进行FFT分析。通过ChipScope Pro软件抓取的输出数据计算出SND R为35.9246dB,SFDR为40.6882dB,ENOB为5.5631bito测试数据表明,高速数据采集模块在200MHz具有良好的性能,可以用于进一步的处理工作。