降低工作电压已成为提高CMOS电路能效的有效方法,研究表明,当前工艺中电路最高效能点出现在近阈值工作区域附近。但是,近阈值标准单元的性能比正常电压的恶化10倍,限制了系统的性能。因此,本文对近阈值高性能标准单元的设计展开研究。尺寸和版图均会对近阈值标准单元的性能产生50%的影响。基于该特点,本论文对近阈值标准单元进行多参数联合设计优化,包括：(1)针对宽度、叉指数、阱边界位置等影响性能的关键设计参数和尺寸调节、凸状阱结构等可行性设计方案均进行全面优化,保证设计出最优标准单元。 (2)建立近阈值标准单元设计数学优化模型,包括设计变量、延时模型、面积模型和目标函数。该模型将版图对性能和面积的影响量化,实现参数设计和版图设计同时优化。(3)针对不同的延时面积折中目标,完成标准单元的设计。此外,针对近阈值标准单元建库,本论文提出将建库激励波形分段表示,并基于大量实际电路确定分段系数。该方法将标准单元库的时序准确性提高到6.8%。本文在SMIC 40nm工艺下完成0.6V低电压标准单元库的设计与指标验证,验证指标包括延时、能量、能量延时积和面积,验证方法为利用基准测试电路分别采用设计库和工艺厂原始库进行综合和电路指标对比。结果表明,采用目标函数D7A设计的标准单元库综合时,电路的延时平均减少16.47%,能耗平均减少30.38%,能量延时积减少41.86%,面积平均增加15.8%。