【摘 要】
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随着计算机技术的发展,对计算机的性能要求越来越高,计算机的核心频率越来越高,集成电路制造技术和芯片功耗等问题,使得通过增加内核的核心频率来提高芯片性能的方法遭遇到极大的挑战。在多核处理器系统中,为确保各个内核中副本数据相同,必须采用高速缓存一致性协议维护数据的一致性。基于侦听的一致性协议设计简单,但是一致性维护效率低、总线通信量较大;基于目录的一致性协议通信量小、可扩展性好,但是目录存储面积大。随
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随着计算机技术的发展,对计算机的性能要求越来越高,计算机的核心频率越来越高,集成电路制造技术和芯片功耗等问题,使得通过增加内核的核心频率来提高芯片性能的方法遭遇到极大的挑战。在多核处理器系统中,为确保各个内核中副本数据相同,必须采用高速缓存一致性协议维护数据的一致性。基于侦听的一致性协议设计简单,但是一致性维护效率低、总线通信量较大;基于目录的一致性协议通信量小、可扩展性好,但是目录存储面积大。随着处理器内核数量的增多,侦听和目录一致性协议面临功耗、面积、延迟和通信量等问题,本文主要研究适用于多核处理器的缓存一致性协议模型。本文在分析传统缓存一致性协议的基础上,提出一种融合总线侦听和目录结构的混合一致性协议。该一致性协议采用分层结构,节点内部内核通过共享总线传输Cache行状态消息,采用基于MOESI(Modified Owned Exclusive Share Invalid)的侦听一致性协议;节点之间采用片上互联结构,设计一个目录结构控制器传输状态消息,节点之间采用基于目录的一致性协议。然后分析混合一致性协议中,内核读写数据一致性的维护过程和DMA(Direct Memory Access)设备读写数据的一致性维护过程。在GEM5(General Execution-driven Multiprocessor Simulator)模拟器中搭建基于SLICC(Specification Language for Implementing Cache Coherence)脚本语言的混合一致性协议模型,通过编译器生成Python脚本,与Ruby模块中内存组件相连接,形成完整的缓存一致性协议模型。最后使用并行测试程序集Splash2(Stanford Parallel Applications for Shared Memory)在GEM5模拟器中进行混合一致性协议模型的性能模拟仿真。模拟侦听、目录和混合协议在FS(Full-System)模式和SE(Syscall Emulation)模式下的性能差距,结果表明混合协议能提高Cache块的命中率,有效降低测试程序的运行时间,特别是内核数量为32个时,运行时间平均减小8%。模拟混合协议在不同内核数量的Cache块命中率和程序运行时间,结果表明当内核数量为32个时,程序的Cache块命中率较高、运行时间最高减小8%,但是随着内核数量继续增多,Cache块的总缺失和有效时间基本不再减小。比较混合协议在不同目录块和不同Cache块大小时的Cache块命中率和性能差距,结果表明目录块和Cache块的增大能一定程度上提高测试程序Cache块的命中率,并减小运行时间,但是目录结构太大、Cache块较大,使得高速缓存系统愈加复杂和面积规模庞大,导致通信量和延迟增大。
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