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随着多媒体快速发展，图像的应用越来越广泛，主要集中在图像的存储和图像的传输两个方面，但在具体应用中我们可以发现模拟量数字化后，图像和视频会占用越来越多的存储空间和传输带宽。
目前静止图像的压缩算法以JPEG(Joint Photographic Experts Group)[1]和JPEG2000为主。本论文以普通数码相机为应用对象，采用JPEG标准，完成了基于FPGA的JPEG编码芯片设计。论文首先阐述了JPEG压缩算法的基本理论，JPEG是基于离散余弦变换的算法体系，主要由图像数据颜色空间变换、离散余弦变换，Zigzag编码、熵编码组成；然后完成了JPEG算法的FPGA(FieldProgrammable Gate Array)硬件实现，包括整体结构设计、各模块的结构设计、仿真验证、仿真表明JPEG的压缩率与量化步长之间的关系，选用合适的量化表可以完成数码相机的压缩要求，最后并提出了芯片的一些改进意见和以后的工作方向。
本论文FPGA设计采用Verilog-HDL硬件描述语言和多种EDA(ElectronicDesign Automatic)工具完成的。按照自顶向下的流程，本芯片内部模块间采用流水线设计，内部通信机制更容易协调，对外接口变得非常简单，控制单元不需要对设计块的使用进行仲裁，降低了复杂性，提高了芯片整体的稳定性，布线后时序仿真全局时钟频率最高达约为75MHz，相当于1秒可以处理75帧1K*1K图像视频流。对于实验图像压缩率为39.4。