【摘 要】
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为了增加通信系统的可靠性,信道编码技术获得了广泛的应用。其中,低密度奇偶校验码作为一种具有接近信道容量性能的信道编码方案,被广泛应用于现代通信系统如DVB-S2,10-Gbit
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为了增加通信系统的可靠性,信道编码技术获得了广泛的应用。其中,低密度奇偶校验码作为一种具有接近信道容量性能的信道编码方案,被广泛应用于现代通信系统如DVB-S2,10-Gbit以太网等。当前,低密度奇偶校验码的译码算法及高性能的译码器设计是当前研究的一个重要热点。在诸多译码算法中,基于最小和的译码算法具有低复杂度,纠错性能优异等特点,在译码器的设计中得到了广泛的应用。在基于最小和的译码器设计中,一个重要的问题校验结点更新时如何计算校验结点外信息的最小值和次小值。本文提出了一种通用的计算最小值和近似次小值的结构,理论分析和仿真结果证明该结构不仅有效的降低了译码器的硬件复杂度,而且能获得逼近最小和算法的纠错性能。针对该结构,本文设计了一种基于混合基的硬件架构,SMIC 65nm工艺下的实现结果证明该架构能够有效的提高电路的延时-面积效率。通过并发的流水线结构,优化的变量结点更新算法和高效的调度算法,本文针对近地通信系统中采用的(8176,7154)LDPC码设计了一个具有1.6Gbps吞吐率的译码器。在Xilinx K7系列开发板上,本文设计的译码器的工作频率为95MHz,量化位宽为5比特,数据吞吐率为1.638Gbps,共使用38213个slices。
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