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数字信号处理技术可以应用于许多领域,FIR数字滤波器在数字信号处理中起到很关键的作用,它主要由串行、并行、并行流水线及并行流水线DA算法结构实现。串行结构是由一个乘法单元和一个加法单元来完成数据处理,结构简单,但存在数据延迟和系统电路时钟工作频率偏低的缺点;并行结构是由多个乘法器和多个加法器来完成数据的快速处理,但硬件电路资源消耗多;并行流水线结构是在并行结构的基础上加入隔离寄存器,增加了硬件资源的消耗;DA算法结构是基于查表实现,其加法器硬件资源消耗相对较多。因此,为了解决硬件资源消耗与电路时钟工作频率的矛盾,在原有结构不变的基础上实现FIR数字滤波器,通过对它们的乘法单元和加法单元硬件电路进行优化改进,使得其硬件电路资源消耗更少,速度更快,系统电路时钟工作频率更高。FIR数字滤波器的实现原理是将输入信号与系统脉冲响应进行线性卷积。为了降低FIR数字滤波器的硬件消耗和提高系统电路时钟工作频率,在FPGA平台上实现了不同结构、不同算法的FIR数字滤波器硬件电路,并进行了有针对性的乘法单元和加法单元的改进。对串行、并行及并行流水线结构采用本文设计的修正Booth算法12x13位乘法器和超前进位加法器,在原有结构不变的基础上对其硬件资源消耗和工作频率进行优化;对并行流水线DA算法加法树结构的FIR数字滤波器采用超前进位加法器,进一步提高系统电路时钟工作频率。在FPGA平台得到了优化的FIR数字滤波器,其意义在于研究乘法器和加法器对系统硬件消耗和电路时钟工作频率的影响,并对不同结构的乘法器和加法器硬件电路如何优化提出指导性的建议。通过大量的实验数据,对改进结构进行硬件资源消耗和电路时钟工作频率影响做了深入细致的研究分析,发现对不同算法、不同结构的FIR数字滤波器,其改进方案各有特点。在串行结构基础上,应对乘法器的硬件电路改进,有利于减少硬件资源消耗和提高系统电路时钟工作频率;在并行结构的基础上,应对加法器改进,避免对乘法器改进,有利于提高系统电路时钟工作频率;在并行流水线结构基础上,应对加法器进行改进,有利于减少系统硬件资源消耗;在并行流水线DA算法结构的基础上,应对加法器进行改进,有利于提高系统电路时钟工作频率。综上所述本文重点通过采用改进12x13位乘法器和加法器硬件电路,对不同算法、不同结构的FIR数字滤波器进行了优化改进,使得改进后的FIR数字滤波器在硬件资源消耗上更少,系统电路时钟工作频率上更高。同时在实际应用中,利用上述结果能够帮助设计者在FIR数字滤波的设计中,对不同算法、不同结构进行快速选型,大大缩短设计周期,同时能够较好的优化电路。