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随着信息技术的高速前进,特别是高速传输接口技术的发展,传统并行接口技术由于已经遇到了速度上的瓶颈,因此很难进一步发展,取而代之的是高速串口技术,以前用于光纤通道的高速SerDes逐渐成为接口中的主流技术。高速接口SerDes是Serializer(串行器)和Dserializer(解串器)的简称。这种接口技术属于主流的TDM(时分多路复用)、P2P(point-to-point,点对点)高速串行接口技术。本文的SerDes主要由接收端和发送端组成。在发送模块内,低速并行数据经过编码电路进行编码后,将已进行过DC补偿的低速并行数据经串行器串化,由LVDS(低压差分信号)发送电路通过传输媒介(如光纤等)传输出去。在接收模块,将高速LVDS信号转为正确的串行电平信号,经并串转换得到低速并行信号,并由解码电路进行解码,将低速并行数据还原。本文中编解码电路的设计是基于IBM在1983发明的8b/10b编码协议专利进行的。8b/10b编码技术具有编码后的数据保持DC平衡(数据流中不会有连续5个以上的“1”或者“0”)的特点,并通过编码规则在数据流中检错,可以通过特殊编码K码来实现数据流控制,可以满足SerDes对于编解码电路的要求。本文使用Verilog HDL硬件语言进行RTL级设计,使用组合和查找表两种不同的方式实现8b/10b编解码电路,统计了两种实现方式的逻辑资源,并且对电路进行了扩展。由于编解码模块在SerDes芯片中的重要作用,本文研究制定了8b/10b编解码仿真方案,使用modelsim对代码RTL级仿真和测试代码覆盖率分析(Code Coverage),使用HSPICE对电路进行前、后仿真,保证编解码功能准确和验证充分,保证SerDes芯片的出带成功。SerDes芯片的结构复杂,因此除了充分的仿真之外还需要芯片功能验证。为方便地观测芯片测试结果,本文在编解码模块内加入了内建自测试(BIST)电路。由于SerDes芯片是一款数模混合的芯片,并且数字电路实现了主要功能,因此本文设计了一种采用FPGA提供可编程的测试激励和输入参考时钟的测试开发板,并且通过FPGA的逻辑分析仪观察芯片测试结果,对SerDes芯片进行测试。