利用具有可重配置特性的现场可编辑门阵列(Field Programmable Gate Array,FPGA)可以在较短的时间内开发出稳定性高且安全系数大的电子产品。将FPGA的动态局部可重构技术用于实现容错系统,不仅提高了产品密度,缩短了开发周期,而且能保证系统的安全可靠,同时使硬件具备可重组性。本文研究的重点是利用动态局部可重构FPGA设计实现容错系统,主要工作包括：深入研究了FPGA原理和设计流程,探索各种动态重构系统设计方法,提出一种简化的动态自重构系统的设计方案。运用基于早期获取部分可重构(Early Access Partial Reconfiguration,EAPR)方法的原理及设计思想,在已存在的逻辑动态重构层次的基础上,进一步简化原有的设计流程,实现动态局部自重构。具体是依托Xilinx Virtex-4系列开发板,使用其配套工具,结合实例将所提出设计方法应用于容错系统,通过动态重构假定模块出错,建立可靠的模块化动态局部重构系统,证明所提方法的可行性及优越性。在实现局部动态重构的过程中,将整个容错系统作为研究对象,建立初始设计平台、划分静态与重构区域设定模块、分别并行设计各个模块、解决重构模块与可重构模块或与静态模块之间的通信问题、规划设计约束、产生比特流文件、合并组装。使用动态局部重构的方式完成故障恢复,简化恢复过程,最终完成整个系统,提高纠错速度。同时提出以内嵌的微处理器为核心的自重构方案,调度/管理芯片上的其他逻辑资源利用的是内部作为控制系统中心的硬核处理器,在可容错的通信实例中使用动态局部可重构技术并尽可能缩短重构时间。