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新型集成电路设计对转换器分辨率的更高要求,促使转换器速率不断提高,导致现有的CMOS,LVDS等接口电路不能满足转换器的发展需要。用以支持更高速度转换器的接口电路设计己经成为集成电路设计中急需解决的新问题。本文针对上述需求,设计了一种高速串行接口电路,该接口满足JESD204B标准,其速度最高可达12.5Gbps。本文设计的高速串行接口电路是一种连接转换器和接收机(FPGA、ASSP或ASIC)的千兆级串行数据链路。利用串化器/解串器(SerDes)技术,在原有基础上生成新型特殊链路,从而简化高速转换器到接收机(FPGA、ASSP或ASIC)的接口链接。该高速串行接口电路采用添加控制字符和尾字符的方法对输入端进行数据打包,使其形成一系列8位帧数据。使用多项式为1+X14+X15的自行同步加扰器模块,减少频谱尖峰现象及数据误码。论文基于JESD204B标准建立特殊的数据链路层;使用初始化帧同步、初始化通道同步、确定性延迟、帧对齐的监测和校正等方法,提高整个数据链路的传输正确性。同时采用8b/10b编解码方式对数据进行编解码,并生成特殊控制符,用以实现通道对准监控和维护。论文建立了完整的系统设计模型;并对每个模块的设计方法及功能进行说明,确立了数据经过每个模块前后的变化形态。论文运用verilog硬件描述语言实现电路设计并进行电路仿真验证及结果分析。本文设计了一款连接2个14bit的250M ADC与FPGA的JESD204B高速串行接口电路。给出该接口电路的设计模型,及理想功能仿真结果。该接口支持JESD204B标准的子类1,支持确定性延迟,并向后兼容子类0,可支持扰码模式。此种基于JESD204系列标准的接口电路和CMOS,LVDS等接口电路相比,简化了整体系统设计;降低了系统成本;使电路板设计布线更容易;将高引脚数低速并行接口变为低引脚数高速串行接口;IC封装更小。该接口更符合业界对更高速率、更多通道数和更佳分辨率的要求,并且此接口可轻松扩展以满足未来带宽要求。