随着诸如CPU、SOC等高端电路产品的高速发展,集成电路芯片的集成度越来越高,功能越来越复杂,I/O数目急剧增加,运行频率的增加对信号时间延迟的要求将更为苛刻,低功耗的要求越来越高,因此对于芯片的封装技术的要求也越来越高。倒装芯片技术将芯片有源区直接面对基板,以倒扣方式安装到印刷电路板,芯片从四周引出输入输出端,从而缩短互联的长度,减小电容电阻引起的RC延迟,有效地提高电性能。在所有表面安装技术中,倒装芯片可以达到最小、最薄的封装,已经成为高端器件及高密度封装领域中经常采用的封装形式。另一方面,设计的功能需求越来越多样化,诸如CSP、POP等多样性的封装形式,这些都使得倒装芯片的设计越来越复杂。传统的倒装芯片设计主要基于图形化界面和手动全定制,当面对复杂度越来越高的项目时,工作量急剧上升,需要更好的技术以缩短设计周期。本文建立了一种针对40纳米及以下工艺的倒装芯片的自动化设计方法。该方法应用Cadence公司的EDI(Encounter Digital Implementation)工具,基于TCL语言,可完成从数据准备到凸点阵列的生成、确立凸点到端口的连接关系,完成重布线层的走线,以及最后的检查验证。通过本文提出的自动化的脚本处理,可以帮助设计者在设计前期对凸点资源和布线资源进行有效预估,缩短设计周期。本文还对不同类型的供电凸点阵列进行分析和比较,总结了一些对于多样化功能需求下协同设计中的设计经验。目前,本文提出的自动化的设计方法和相关的TCL脚本已经在Marve11公司的4个40nmm的移动芯片设计(mobile design)和2个28nm的移动芯片设计中得到了使用并且成功流片。在实际工作中帮助设计者提高了工作效率,缩短了设计时间。