随着科技的快速发展,对集成电路芯片性能的要求也越来越高,然而目前主流存储器性能的提升跟不上主流CPU(Central Processing Unit)的性能提升速度,制约了芯片的整体速度水平。SRAM(Static Random-Access Memory)作为主流高速缓存,对其进行研究有助于消除两者差距。本文从实际应用出发,分别在存储单元、译码电路以及灵敏放大器三个方面对高速SRAM进行研究。对存储单元尺寸进行研究,分析了不同单元比和上拉比对存储单元性能的影响。对译码电路进行研究,利用实验设计方法证明了3/3两级译码作为此次译码方式的优越性,并通过逻辑努力优化方法,对译码电路各级尺寸进一步优化,显著提升了译码效率。对SA(Sense Amplifier)使能产生方式进行研究,针对因设计裕量不足或过大引起的放大失败或是高能耗问题,提出了一款结合复制存储单元模拟位线和字线延时和具有反馈结构的新型SA,使SA在最佳时刻开启和关闭,有效的提升了SRAM的稳定性和放大效率。本文主要成果如下:(1)针对存储单元设计存在的读写失败问题,通过Cadence公司的Virtuoso软件搭建实验电路,分析了在满足存储单元读写约束条件的前提下,不同单元比和上拉比对存储单元功耗和速度的影响,以此确定满足此次设计的单元比和上拉比数值。并在此基础上,设计实验,进一步分析了不同晶体管尺寸对存储单元性能的影响,通过对比分析,最终完成此次存储单元各个晶体管尺寸的设计。通过Synopsys公司的Hspice电路仿真软件进行仿真,结果表明,随着上拉比的不断增加,不同数值的单元比实验个体在能耗对比图上总体呈现出先降低后增加的趋势,在速度对比图上也显现出同样趋势,不同之处在于前者下降幅度更大,后者增加幅度更大。通过对速度和功耗的总体分析,得出此次设计使用的40nm工艺的单元比为1.2,上拉比为0.6。以此作为基础,得到不同晶体管随着尺寸的增加,存储单元读写延时不断下降,能耗不断上升的趋势。通过将两者归一化处理,确定了存储单元的上拉管90/40nm,下拉管180/40nm,存取管150/40nm。(2)针对此次32K-bit的容量要求,运用存储阵列分块技术,将整体存储阵列切分成四个子模块,确定了X128Y8D32的整体布局。对128行字线,采取多级译码的方式,降低整体译码时间。通过设计实验,针对六位译码地址,讨论了3/3两级译码,2/2/2两级译码,2/2/2三级译码,三种不同的分级结构。通过Virtuoso软件搭建实验电路并使用Hspice软件仿真,仿真结果表明,在速度上,3/3两级译码与2/2/2两级译码结构相近,2/2/2三级译码最差;在功耗上,3/3两级译码最优,2/2/2三级译码次之,2/2/2两级译码最差。最终确定出此次译码结构喂3/3两级译码结构。在此基础上,使用逻辑努力优化方法,通过计算,确定出各级逻辑门相对于第一级标准逻辑门的倍数。仿真结果表明,使用了逻辑努力优化方法的译码电路相对于未使用此法,减少了50%的译码延时。(3)提出一种结合复制存储单元的新型自时序SA。针对目前采用的人为设计SA使能信号会因裕量添加不足或是过大而产生的放大失败或是功耗过大问题,采用复制模拟单元模拟位线和字线延时,以此触发SA使能信号的上升沿,开启SA;并通过新型SA的反馈结构,对已完成放大的状态进行反馈,以此触发SA使能信号的下降沿,关闭SA。因为SA的整个开启和关闭过程中,不受人为设置的裕量影响,从而使得SA开启和关闭更加精准,达到提升速度和降低功耗的作用。通过Virtuoso软件搭建实验电路并使用Hspice软件仿真,仿真结果表面,相对于未使用新型结构的SA而言,在以增加30%的能耗作为代价的前提下,速度提升了54.6%,对于高速SRAM的设计来说,这是值得的。在此研究基础上,设计出一款基于40nm工艺,采用六管存储单元结构,容量为32K-bit并能满足32位同时读写的高速SRAM。在工作电压为1.1V,温度为25~oC,TT corner仿真条件下,使用Cadence公司的Spectre电路仿真软件进行电路后仿,后仿结果表明,此高速SRAM,最高工作频率可达1.67GHz,读取功耗为62.7μW/MHz,版图面积为170×120μm~2。对比于自动编辑器生成的同等工艺容量的SRAM,时钟频率快了一倍,功耗降低了6.7%,面积增加了19.2%。相比于设计要求的时钟频率指标增加了11.3%。