随着主存访问速度与处理器运算速度差距的日益增大，主存已经成为计算机系统主要的性能瓶颈。同时，主存容量和工作频率的持续提升，使主存能耗在系统总能耗中占据了更大的比重。因此，如何优化主存访问的性能与能耗是近年来计算机系统结构研究的热点。并且，当系统中多个模块集成到同一芯片，形成系统芯片(System-on-a-Chip，SoC)后，其访存需求更加复杂，给主存访问优化技术的研究提出了新的挑战。本文面向SoC，对主存访问性能与能耗优化的关键问题进行研究，主要的工作和创新点如下：　　 1.提出一种访存带宽利用效率优化技术--MCS-DMA(Memory Con-troller Side Direct Memory Access)。该技术旨在提升DMA(Direct Memory Ac-cess)访存的带宽利用效率。在主存控制器内部增加MCS-DMA模块，并通过驱动程序控制MCS-DMA模块对目标DMA传输进行数据预取，从而减少DMA访存延迟，提升访存带宽利用效率。实验结果表明，应用MCS-DMA后，多个DMA设备并发传输时，各设备访存带宽平均提升2.4倍。　　 2.提出一种基于预取及时性和准确率的主存调度优化技术--TAPS(Timeliness Accuracy aware Prefetch Scheduling)。该技术旨在提升应用了预取技术的处理器访存性能。TAPS在传统调度技术基础上，按及时性和准确率将预取访存进行分类，在调度时仅优先发出及时性差且准确率高的预取访存，从而使调度结果更符合处理器访存需求。实验结果表明，相比于传统方法，TAPS在单核负载和双核负载下可分别使性能平均提升5％和15％，并且TAPS在多种预取配置和预取策略下，均能有效提升系统性能。　　 3.提出一种主存访问QoS(Quality of Service)管理优化技术--PRCC(Prediction-based Row Conflict Control)。该技术旨在改善传统访存QoS管理技术对处理器访存延迟控制能力较弱的问题。PRCC基于对后续处理器访存行命中可能性的预测，分析发出设备访存对处理器访存延迟的影响，在一定时段内阻止发出可能导致处理器访存从行命中变为行冲突的设备访存，以减少设备访存对处理器访存延迟的影响。实验结果表明，相比于传统方法，PRCC使设备访存对程序执行时间的影响平均减少12％，并且能通过参数调节，在处理器与其他访存设备间取得更优的性能折衷。　　 4.提出一种面向系统能耗最优的主存频率控制模型--MFC-MSE(Memory Frequency Control for Minimum System Energy)。该模型旨在指导主存工作频率的设定以优化系统整体能耗。通过对应用执行过程中各设备访存行为和工作状态的建模，推导出使系统能耗最优的主存频率计算表达式。实验结果表明，在不同类型的工作负载下，MFC-MSE模型均能准确预测系统能耗随主存频率变化的趋势，指导实际系统主存频率的设定。相比于传统模型，MFC-MSE模型具有更高的准确度，并支持涉及多个访存设备的应用。