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伴随深亚微米工艺不断突破,很多大型功能电路都用数字电路实现。目前主流的片上系统(System On Chip,SOC)内部就有很大比例都是数字电路。数字电路设计难度小,抗扰动能力强,但是只能识别离散信号。而自然信号如光线、气压、磁场等均为时域和幅值上连续的模拟信号。若想将自然信号用数字电路识别分析,就必须预先使用模数转换器(Analog-Digital Converter,ADC)进行转换处理。作为模拟和数字世界之间的关键枢纽,ADC需要在分辨率、转换速度和电路能耗等性能上紧跟市场需求。目前,第五代通信技术蓬勃发展,带动了各种新兴产物如智能穿戴、智能家具等的发展。这些新兴产物要求ADC转换速度更快的同时,能够降低整体模块能耗来增加续航能力。得益于系统架构简单、功耗低并兼容先进深亚微米工艺等独到之处的逐次逼近型(Successive Approximation Register,SAR)ADC,在众多ADC架构中得到广泛应用。对此,本文的主要目标为设计一款12位10MS/s的低功耗高性能SAR ADC。本文的工作及创新主要有:(1)通过对SAR ADC架构中数模转换电路(Digital-Analog Converter,DAC)模块的研究,设计出了一款分裂桥接电容DAC架构。该架构是将桥接架构和分裂架构相结合,并且有两方面优势:(1)在平均功耗上该架构比桥接架构节省了12.5%的功耗;(2)DAC差分输出的共模电平基本保持稳定,避免了共模电平的下降干扰比较器的性能。(2)在对MOS开关管非线性因素研究的基础上,对栅压自举开关进行优化。更改开关导通管衬底电位使得导通管的阈值电压不受输入电压变化影响,降低了导通管所产生的非线性因素。在电路尺寸相同的情况下,改进后的自举开关采样有效位数上升了1.755bit。(3)该设计使用了预放大锁存比较器降低传输延时,并提出了校准预放大器和锁存器之间的寄生电容实现比较器失调校准的方案。与传统的比较器失调电压校准相比,该方案不需要高性能运算放大器,降低了功耗和设计难度。经过该方案的校准之后,比较器失调电压的标准差从10.6mV下降到147.27uV。同时将校准过程提前到SAR ADC工作之前,从而省去了比较过程中所需的校准时间。本文基于TSMC180nm的工艺库,通过Cadence IC616完成了SAR ADC整体电路的晶体管级以及版图级的设计。通过对版图的仿真验证,该SAR ADC在10MS/s采样率条件下,电路的信号噪声失真比SNDR达到64.05dB,无杂散动态范围SFDR达到73.7dB,有效位数ENOB达到10.35bit,功耗为425.1μW,品质因素FOM为32.57fJ/conv-step。