随着人们对信息安全的要求越来越高,密码芯片广泛应用于智能卡、电子商务、网上银行等领域,极大地保证了系统的安全。但是近些年,一系列旁道攻击(Side-channel Attacks)方法对安全性造成了极大的威胁。这些方法包括差错分析(Fault Analysis)攻击,功耗分析(Power Analysis)攻击和电磁辐射(Electromagnetic Anaylsis)分析攻击等等。其中差分功耗分析(Differential PowerAnalysis,DPA)的威胁最大。为此,本文在介绍灵敏放大器逻辑(Sense Amplifier Based Logic,SABL)原理的基础上,提出了一种采用全定制方法设计AES SubByte模块的方案。该方案流片采用SMIC 0.1 8um,1.8V CMOS工艺实现,工作频率约为83.3M,其面积约为0.85mm~2。与基于静态互补CMOS逻辑的AES SubByte模块相比,有较好抗差分功耗分析攻击的能力。进而,在电路逻辑基本单元的层次上,提出了一种新型抗差分功耗分析攻击的电路逻辑单元结构:差分输入差分输出时钟控制电压开关逻辑(Differentialinputs Differential outputs Clocked cascode Voltage Switch Logic,DDCVSL)。为了分析比较DDCVSL的性能,本文设计了基于DDCVSL逻辑的AES SubByte模块,与基于SABL的方案相比,该模块在功耗上节约了16.4%,面积上节约了15.2%。此外,在整个AES系统的层次上,本文提出了一种通用设计和全定制设计相结合的AES IP核硬件实现方案。最后,本文总结了在抗旁道攻击的电路逻辑和结构这个研究方向上,可能的进一步工作设想和方案。