随着国内高性能CPU的快速发展,研究具有高精度的浮点乘加融合部件对推动高性能处理器的研究具有重要意义。然而国内对浮点乘加部件的研究和国外的水平仍存在一定差距,还有很大的发展空间。本论文旨在降低浮点运算的延时,提升速度,通过深入分析现今浮点乘加融合思想与结构,完成了对浮点乘加融合体系结构的设计。论文通过对系统结构模块化,把系统分为以下主要模块:解码模块,乘法器模块,加法器模块,前导1预测模块,规格化和舍入模块等,且主要通过设计前导1预测环节中的关键算法来完成降低延时的目的,最后对各个模块进行综合仿真,并在Altera公司的DE2平台上进行仿真实现。论文的重要创新点在于设计三操作数前导1预测算法。在这一模块先是分析了当前两操作数前导1预测算法的编码规则,并深入探讨了其存在的不足,并针对这一不足,在FPGA平台上设计了能够直接处理三操作数的前导1预测算法的完整实现方案,可以有效降低关键路径延时和功耗。论文重点设计出了三操作数的编码树结构和预测算法的预编码规则,通过在FPGA硬件验证平台上对系统结构合理模块化,且采用硬件描述语言VerilogHDL对部分功能进行编程,优化了设计过程,最后对仿真结果进行了分析。仿真结果表明,设计完成的算法结构较传统算法在关键路径延时上减少36.15%,功耗降低39.20%。最后,在浮点乘加部件的基础上完成了浮点乘加融合系统结构的设计,并利用FPGA技术实现了乘加融合模块的仿真。通过仿真实现来验证各部件结果,由验证结果可知,由此设计出来的浮点乘加融合结构有效的降低了延时,提升了速度。