超大规模集成电路设计在过去的20年历经多次变革,如今,新的挑战—低功耗离我们渐行渐近。世界上最先进半导体厂商已将45nm产品达到量产规模,特征尺寸的缩小对设计工程师而言,芯片面积更小,频率更高,但随之而来的却是功耗的牺牲。最明显的就是漏电功耗的惊人增大。180nm或之前的工艺,漏电功耗在整个功耗中所占的比例极其微小,但不幸的是在130nm之后随着阈值电压的减小,漏电功耗指数级地上升。65nm工艺,漏电功耗甚至和动态功耗比肩。以往单纯追求高速的设计理念将不合时宜,低功耗将是今后IC设计的主流。本文旨在研究支持低功耗技术的标准单元库。首先,回顾了电路功耗的基本概念,构成,分类以及降低功耗的主体思想。并且介绍了主流低功耗技术。在低功耗技术中,标准单元库至关重要,在提出了本文论题“如何设计支持功耗技术的标准单元库”的问题后,引入了构成低功耗标准单元库的主要单元电路(Power Gating/Isolation/Level Shift/Retention Flip Flop/Clock Gating)。接着本文从标准单元库设计概念入手,讨论了标准单元库设计影响因素以及标准单元库设计流程。随后在理论上研究了以上单元电路,并重点就较为复杂的Level Shift/Retention Flip Flop/Clock Gating电路进行EDA电路设计并通过HSPICE仿真进行功能和时序验证。