随着近几年无线通讯系统的蓬勃发展,推动了低成本、低功耗CMOS无线收发机的研究与开发,而压控振荡器(VCO,Voltage Controlled Oscillator)是无线收发机的关键模块。作为收发机中的本地振荡源进行频率转换和信道选择,需要压控振荡器具有低功耗和低相位噪声的特点。CMOS工艺尺寸的进一步缩小,增加了芯片的功能模块密度、器件的速度以及电路处理信号的能力。然而,为了满足可靠性,避免器件栅氧化层击穿、热载流子效应以及功耗密度过大等问题,其电源电压也在等比例地缩小。另一方面,虽然电源电压减小了,但器件的阈值电压却没有相应减小,这导致了可获得的电压摆幅变小。传统的模拟电路结构在电源电压降低到1V以下时由于没有足够的电压净空间,使得模拟电路的设计遇到了挑战。本论文的目的是设计一个工作在极低电压(0.5V)环境下的低功耗和低相位噪声射频压控振荡器集成电路芯片。目前国际上对于极低电压环境下的VCO也只处于研究阶段,相应的产品问世尚需要一定的时间。国内对VCO的研究近几年也呈现繁荣之势,但关注的往往是正常电源电压环境下的研究,只是在追随国外已有产品的脚步前进。在国内CMOS工艺技术已经可以接近国际先进水平的情况下,有必要进行跨越式发展,研究国际上的前沿课题。这样,对快速提高我国集成电路产业的整体竞争力具有重要的意义。本文主要工作和创新点包括:1.探讨了片上电感的物理结构及电学模型的物理意义,研究了电感的几何尺寸参数对片上电感性能的影响,总结得到了优化电感的一系列指导原则,并根据CMOS工艺的发展,改进了文献中有关电感设计的经验报导。2.探讨了变容管的物理结构及电学模型的物理意义,分析了不同结构变容管的优缺点及相应的应用领域,研究了偏置电压、变容管几何尺寸参数以及工作频率等对变容管性能的影响,得到了优化设计变容管的一系列指导原则。3.深入分析总结了四种电感电容式压控振荡器的相位噪声模型:线性时不变(Lesson’s)模型,线性时变(Hajimiri’s)模型,非线性扰动(Demir’s)模型以及类谐波平衡分析(Rael’s)模型。详细分析了振荡器的内在振荡机制,总结了振荡器设计和优化的一般步骤,提出了振荡器设计中针对低相位噪声和低功耗设计的设计原则,归纳了几种相位噪声降低技术。综合应用多种技术,实现了低至0.5 V电源电压下的低功耗、低相位噪声的LC VCO的设计。4.研究了极低电压应用的射频锁相环(PLL,Phase-Locked Loop)的设计,分别构建了鉴频鉴相器(PFD,Phase-Frequency Detector)、电荷泵(CP,Charge-Pump)以及分频器。其中鉴频鉴相器采用改进型预充电鉴频鉴相器结构,其特点是工作频率范围大,功耗低,且死区极小;电荷泵模块采用负反馈电路结构,在极低电压下能够提高充放电电流匹配度;分频器采用扩展的单相时钟动态逻辑结构,在极低电压下能够工作在3 GHz以上,且功耗很小,同时考虑了动态逻辑中动态结点漏电流的影响,给出了相应的辅助电路,弥补了这个缺点。5.采用中芯国际0.13μm 1P8M CMOS工艺实现了工作于0.5 V电源电压下的低功耗、低相位噪声的LC VCO芯片,测试得到LC VCO能正常工作在0.5 V电压下,输出频率范围为2.1～2.3 GHz,输出相位噪声在-119.8～-121.5 dBc/Hz@1 MHz,功耗仅为685μW,计算得到综合性能指标FOM为-188.7～-190.3 dB,达到国内领先水平。以此VCO为核心,完成了相应的极低电压下低功耗、低相位噪声的PLL芯片设计,目前正在流片中。