CMOS数字集成电路集成度和工作频率的不断提高，导致集成电路芯片的功耗和功率密度持续增大，功耗已经成为集成电路进一步发展的最大障碍。降低电源电压是最为直接和有效的降低CMOS数字集成电路功耗的方法。亚阈值电路可以获得极大的能耗节省，却面临电路性能的严重退化和电路可靠性降低等问题。电源电压略高于阈值电压的近阈值电路可以在电路的性能、功耗和可靠性方面获得较好的平衡。本文主要对近阈值电路设计中的若干关键问题做初步的探索，包括近阈值静态CMOS电路能耗优化问题；不同逻辑类型数字电路的近阈值设计以及近阈值电路的漏功耗问题。　　本研究主要内容包括：⑴提出了近阈值低功耗CMOS数字集成电路设计思路。通过CMOS电路的延时与能耗模型证明了静态CMOS数字电路最优能耗延时积的电源电压约为2倍的阈值电压，与非门环振电路的仿真测试证实了结论的正确性。在此基础上分析了中等反型状态 MOS器件的电容-电压特性和漏电流特性。发现近阈值下 MOS器件的本征电容大小与标准电压下MOS器件基本一致；而亚阈值漏电流是近阈值MOS器件漏电流的主要来源。⑵提出了近阈值能量恢复型电路。能量恢复型电路（绝热电路）是一种基于电荷回收原理的低功耗逻辑电路类型，在较低工作频率下可以获得大幅度的能耗节省。论文分析绝热电路的工作频率、能耗与电源电压关系基础上提出了近阈值能量恢复型电路。在45nm CMOS工艺下，对8位近阈值（VDD=0.6V） ECRL（Efficient Charge Recovery Logic） Kogge-stone加法器仿真测试表明在工作频率为50MHz-1.0GHz范围内，其能耗比标准电压（VDD=1.0V）加法器下降了50％。⑶提出了一种新型近阈值 CAL-CPL（Clocked Adiabatic Logic with Complementary Pass-transistor Logic）绝热逻辑电路，CAL-CPL电路用CPL逻辑块代替了CAL电路中的NMOS逻辑树。对近阈值CAL-CPL的4-2压缩器和计数器测试表明，在50MHz-400MHz频率范围其能耗与标准电压的CAL-CPL压缩器和计数器相比分别下降了24%和32%。⑷提出了近阈值 MOS电流模逻辑电路。电流模电路存在较大的静态功耗，论文详细分析了电流模电路的工作原理、性能指标，建立了电流模电路最小工作电压的分析模型，提出近阈值低功耗电流模电路设计技术。仿真实验结果表明近阈值电流模电路在保证电路性能的前提下可以获得36%的能耗节省。⑸针对近阈值逻辑电路中亚阈值漏电流是其漏电流最主要的构成部分这一特点，提出了基于沟长偏置的漏功耗减小技术和基于成本函数的优化沟长偏置值的确定方法。通过对静态CMOS组合电路的仿真测试，结果显示8%沟道偏置可以获得最大为39%-44%的漏功耗节省。⑹针对功控低漏功耗触发器数据丢失问题，提出了一种新型的具有自动数据保存功能的功控低漏功耗数据保持触发器。所提出的触发器使用2个高阈值的MOS管用于减小触发器休眠期间的漏功耗，用一对交叉耦合反相器构成数据保存单元，保存休眠前触发器的状态。与现有的典型数据保持触发器相比，所提出的触发器具有结构简单、版图面积小、状态转换速度快、控制时序简单等优点，适用于采用功控技术的低漏功耗同步时序电路。