随着电子技术和产业的发展，微电子器件的发展要求体积更小、速度更快、频率更高、功耗更低，以实现小型化和单片化。高介电常数材料正成为现代通信技术中的关键基础材料，它的研究及应用引起了人们的广泛兴趣。CaCu3Ti4O12（CCTO）介电材料由于具有较高的介电常数（εr～10~4）和较低的介电损耗（tanδ～0．1），以及很好的温度稳定性等，成为近几年学术界关注的焦点之一。目前，有关这类材料的研究工作主要集中在巨介电的起源问题和介电性能的改性上。本文利用传统的固相反应工艺制备了高介电常数材料CaCu3Ti4O12陶瓷，及其B位掺杂的CaCu3Ti4-xFexO12（x=0，0．01，0．04，0．12，0．2）（CCTFO）陶瓷和A位掺杂的CaCu3-xSrxTi4O12（x=0，0．05，0．1，0．2，0．4）（CCSTO）陶瓷。系统地研究了该材料的微观结构和介电性能，对CCTO巨介电的物理机制进行了初步的探讨，旨在改善其介电性能，推动该材料商业应用的步伐。通过分析Fe3+取代Ti4+对CCTO陶瓷材料的介电弛豫行为影响，研究了不同频率段CCTO材料高介电常数的起因。得出如下结论：（1）、室温下，CCTFO（x≤0．04）陶瓷样品的频谱中出现两个类德拜弛豫行为Ⅰ和Ⅱ，并且随着Fe含量的增加，这两个弛豫行为间的介电常数在逐渐减小。经阻抗谱分析得，CCTFO陶瓷样品的晶粒电阻Rg由6Ω（x=0）增大到190kΩ（x=0．2），即随着Fe含量的增加，晶粒由半导性变成绝缘性。由晶界层电容器（Internal BarrierLayer Capacitor,IBLC）模型可知：CCTFO陶瓷晶粒半导性的消失（10~4～10~6 Hz频段介电常数逐渐减小）是其巨介电现象消失的主要原因。由此得出：CCTO陶瓷样品中频段的高介电性与晶界层的贡献有关。（2）、抛磨后CCTFO（x=0．01）陶瓷样品的低频介电常数减小了5×10~4，而中频段的介电常数无变化。根据表面层电容器（Surface Barrier Layer Capacitor,SBLC）模型可知：低频段（f<10~3 Hz）的高介电性不仅与晶界层有关，还与表面层有关。以上结论证明CCTO陶瓷的巨介电性在不同频率段内的影响因素不同：当频率低于1~03 Hz，巨介电性与晶界层和表面层都有关；当频率在10~4～10~6 Hz间，巨介电性主要取决于晶界层的性质。由此我们建立了双阻挡层电容器（Double Barrier Layer Capacitor,DBLC）模型来讨论CCTO陶瓷材料的巨介电起因问题。（3）、对CCTFO（x=0．01）陶瓷样品的变温介电频谱研究发现：当温度高于100℃，介电频谱中首次观察到第三个明显的弛豫行为Ⅲ，对应低频下出现了一个更高的介电常数平台，约为4×10~5。弛豫行为Ⅲ与束缚电荷在温度场的激发下发生的跃迁有关，由阿列纽斯关系式可得这一驰豫过程的热激活能为0．78 eV，明显高于晶界热激活能0．52 eV。通过Sr2+取代Cu2+合成CaCu3-xSrxTi4O12（x=0，0．05，0．1，0．2，0．4）（CCSTO）陶瓷，实现了对高介电常数材料CCTO介电性能的优化．即在保持高介电常数（εr>3000）的前提下降低了该材料的介电损耗(tanδmin=0．03)。XRD及SEM图谱分析表明：Sr2+离子半径（1．44（?））远远大于Cu2+（0．57（?）），而与Ca2+的离子半径（1．34（?））相近，所以部分Sr2+取代了A位Ca2+，造成体系中Ca、Sr、Ti富余，形成SrTiO3和CaTiO3的混合相聚集在晶界处。SEM观察到陶瓷样品的晶粒尺寸由纯CCTO的几百微米减小到x=0．4样品的十几微米。因此，Sr在A位取代可以对CCTO陶瓷材料的微结构进行控制，达到了对该材料的晶界修饰从而优化其性能的目的。阻抗谱和C-V曲线分析结果表明，晶界层电阻的增加是介电损耗减小的直接原因，这是因为贯穿于晶界层的漏导电流是形成这类材料介电损耗的主要原因。