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随着5G通信系统的发展,进一步激化了高速模数转换器(ADC)与相对低速的数字信号处理器(DSP)之间的矛盾,使得数字下变频器(DDC)被广泛应用到高频段通信系统中,以用于降低ADC中输出信号的速度、频率和数据量。为了研发出高速高精度的DDC,本论文在40nm CMOS工艺下,基于CORDIC算法,采用ASIC的实现方式,设计出两款不同抽取模式的DDC,并分别将其嵌入到4GS/s-12bits ADC和3GS/s-12bits ADC中,实现SOC混合设计。主要的研究成果如下:1、针对本课题中研究的4GS/s-12bits ADC设计了一款四种下变频模式的DDC,抽取因子分别为4、8、16和32,并针对各个模式的实现做了详细的介绍。仿真结果显示在4GHz采样率下,4、8、16和32四种模式对应的通带频率分别为480 MHz、240 MHz、120 MHz和60MHz,符合设计要求。最后基于40nm CMOS工艺下完成逻辑综合和数字后端版图设计,数字部分版图面积为294*2570平方微米,总功耗为523m W。该设计嵌入到4GS/s-12bits ADC中完成最终版图拼合,最后投入流片,流片测试结果显示DDC部分能够正常工作。2、在四抽取模式的设计基础上,为了达到ADC设计的更多模式选择,扩展ADC的功能多样性,提出一种多模式下的DDC设计方案,设计模式从四种模式扩展为十四种模式,并将其嵌入到课题组研究的4GS/s-12bits ADC和3GS/s-12bits DAC中。仿真结果显示,在4GHz采样率下,下变频因子为2、3、4、6、8、10、12、15、16、20、24、30、40和48,对应的通带分别为956MHz、615MHz、480MHz、321MHz、240MHz、197MHz、162MHz、119MHz、99.6MHz、72MHz、69MHz、52MHz和38MHz,通带带宽和理论值相近,符合设计要求。本课题研究的DDC为高速高精度ADC与相对较低速的数字处理之间提供了一个解决方案,为新一代通信系统的实现提供设计样片。