图像压缩技术一直是图像处理领域的一门关键技术，也一直是研究的热点。随着多媒体技术和网络的发展，人们对于图像压缩及实时传输的要求也不断提高。基于这一背景，本课题组自行设计开发一种实时图像压缩处理芯片。该芯片采用PDVQ算法，这是一种由本课题组提出的快速矢量量化算法。使用Verilog HDL编写相关的RTL级代码，按照主流的正向ASIC设计流程，完成了该PDVQ芯片的设计。本文主要对该芯片进行RTL前仿真，综合后门级仿真，版图寄生参数提取后的门级仿真以及基于FPGA的硬件测试。经过软件仿真和硬件测试，验证了芯片功能的正确性。首先，本论文采用Matlab作为仿真工具。通过行为级仿真，对该设计电路框架及算法的正确性进行了系统验证；采用Modelsim通过RTL级仿真，验证了系统RTL级功能的正确性；通过综合后反标的时序信息进行了门级仿真，保证了布局布线前的门级网表功能的正确性；通过版图寄生参数提取后的门级仿真，验证了芯片物理实现后，系统功能与时序的正确性。在后仿真中，系统时钟最高速度为100MHz，满足了设计初期对系统工作速度的要求，从而表明了设计的正确性。其次，该PDVQ芯片经新加坡特许半导体(Charter)采用0.35μm CMOS工艺完成流片。本论文对该芯片进行了功能测试，采用2套测试方案：基于MCU的测试方案和基于FPGA的测试方案。MCU测试平台的工作频率为1MHz，FPGA测试平台的工作频率为20MHz。经过对测试结果的分析，最后证明该芯片对子图像块的编码结果与预期结果完全一致，芯片能够正确完成对图像块的编码功能。最后，本论文还讨论了一种基于PDVQ算法的自适应编码算法，并对于2种不同算法的性能进行比较。验证了该自适应编码算法的可行性；对该算法，完成RTL级代码编写，通过RTL级仿真验证了代码的正确性；最后采用ALTERA公司的QuartusⅡ5.0完成FPGA的实现。