如今,IP的复用技术在芯片上得到了广泛的使用,通过芯片复用的方法,芯片的体积,功耗,性能等一些指标都有了相对的改善。但是面对着芯片的复杂程度越来越多,传统的测试手段早已不能满足芯片的发展速度,芯片的测试难度已经引起了相关学者的关注,而对于SOC的测试成本的主要因素——测试时间的优化研究成为众多学者的研究方向,利用何种手段可以更好的降低测试时间,降低测试所带来的高成本成为待解决的难题。通过使用可测试性技术,不仅可以增加芯片电路的可控制性、可观测性,同时也将芯片的测试难度大大降低。针对芯片的可测试性设计来说,最大的问题就是测试时间,针对测试时间优化。本文主要内容:首先,扫描链的研究设计,针对不同情况的测试向量单元进行相应的扫描链设计优化,主要方法有重排序法和Huffman算法。其次,并且讨论了多扫描链的测试调度问题,主要算法包括BFD算法、MAV算法、TAD算法。并对着三种算法进行了相应的扫描链设计安排比较。再次,本文同时也讨论了故障模型的测试算法,在不同的故障下,比较了不同的测试算法的应用领域。最后,BIST模块的建立测试,主要是从测试向量生成器、读写地址生成器、特征值向量比较器等进行了RTL级的相关结构设计,并通过Verdi Fundamental Training工具进行仿真,验证了整个设计的正确性。