随着集成电路的发展和人们对智能手持移动设备需求的不断提高，功耗已经成为了系统芯片(SystemonaChip，SoC)设计中的一项重要指标。特别是在先进工艺下的为了应对工艺、电压、温度因素的变化，传统低功耗设计会保留一个较为保守的时序裕量以保证系统正确工作，这一时序裕量的存在导致了功耗的浪费。本文通过采用基于片上时序监测的动态电压频率调节(DynamicVoltageFrequencyScaling，DVFS)技术来减小这一时序裕量降低系统的功耗。　　首先，本文针对片上时序监测DVFS机制完成了一种双采样结构的片上时序监测单元的设计。其次，为了实现对不同电压和频率下时序的有效监测，本文采用了一种可调结构的复制关键路径，其时序的设置比系统原始关键路径更为严苛。利用所设计的监测单元对复制关键路径进行时序监测。在此基础上还设计完成了时序预警统计电路以及相应的电压频率调节模块。之后将整套技术用在基于32位UnicoreCPU内核的SoC平台上，并利用TSMC65nmCMOS工艺完成了版图设计。最后搭建了针对该设计的HSIM仿真平台，利用该平台完成了对本文中设计的后仿真。　　通过对不同环境下进行仿真确定了系统能够根据工艺、电压、温度的不同自适应地调节工作电压。通过仿真得知，本文在不同工艺角、不同温度下，相比于恒定1.2V电压供电方式最多可降低42.22％的功耗;相比于传统DVFS方式，最多可降低13.55％的功耗;在额定频率600MHz下，本文通过自适应电压调节可降低17.09％的功耗。同时，系统因引入复制关键路径机制面积仅增加2.7％。仿真结果表明，本文中设计相比于传统设计有效降低了功耗。