本文从单一运放和放大器阵列两个层次,研究供电电压不变时、保持放大器高速性能的低功耗设计方法。并引入FOM (figure of merit)值的概念,作为衡量功耗效率的指标。单一运放层次,对高速运算放大器的性能指标“单位增益带宽”和“相位裕度”进行详细的分析,进而引出高速运放的低功耗设计方法,这种设计方法可以为运算放大器阵列提供设计运算放大器的流程。运算放大器的功耗可以分成两个主要部分考虑：第一个部分是确保单位增益带宽高频位置时消耗的功耗pbasic’这是保持放大器高速性能的基本功耗,在供电电压不变时不可能大幅降低；第二个部分是为了确保高速运算放大器有足够大相位裕度而提高第二极点位置时消耗的功耗Psec。通过分析可以证明,实现相同单位增益带宽、相同相位裕度的情况下,第二极点的位置是相同的,但不同运算放大器结构实现相同Psec时对功耗的需求有很大不同。于是引出了供电电压不变时高速运放的低功耗设计思想：通过选取低功耗的电路结构,实现高速运算放大器功耗的有效降低。基于TSMC0.18um1P6M CMOS工艺模型,采用Cadence仿真工具,设计了一个单位增益带宽960MHz、低频开环增益81.42dB、相位裕度72°的高速高增益运算放大器,在1.8V供电电压条件下整体电路功耗为17.34mW,达到了预期的设计要求。放大器阵列层次是本文研究的重点和亮点,将单个运放闭环系统与放大器阵列进行对比,通过对两个闭环系统的频率特性进行分析,引出两个系统的功耗需求分析。放大器阵列将闭环系统的放大倍数分配给子系统,这样子系统对运算放大器单位增益带宽的要求由子系统放大倍数和极限频率f0决定,大大降低了对运算放大器高速性能的需求,每个放大器功耗显著降低。通过推理还可以证明：在实现相同信号处理速度、相同最大放大倍数的情况下,放大器阵列所有子系统放大器功耗之和小于单运放闭环系统放大器的功耗。另外,阵列设计能根据闭环系统放大倍数的变化合理优化放大器阵列组合方式,使不工作的子系统处于掉电状态,大大提高了功耗的利用效率,使电路整体功耗降低50%以上。放大器阵列为放大器闭环系统的低功耗设计引入了一个全新的视角。