论文部分内容阅读
在ASIC (Application Specific Integrated Circuit)芯片开发中,芯片验证的质量决定了投片的成功率。当今微电子技术高速发展,芯片的复杂程度越来越高,验证的工作量也随之增大,因此提高验证工作效率和验证水平,是提升芯片质量的关键举措之一。芯片实现了10Gbps的典型线路处理功能,包括上行和下行方向的指针、开销、告警处理以及可维可测的功能实现。由于芯片设计的复杂性,在有限的时间内要达到充分验证并保证芯片的设计零缺陷,必须采用最合适并且高效的验证方法。论文主要包含以下工作：1.论文概述了SDH(Synchronous Digital Hierarchy)原理和本芯片SDH Framer的结构特点,在充分理解规格的基础上进行了验证方案规划。2.采用System Verilog (SV)作为验证环境的设计语言,并利用此语言的各项高级验证技术进行验证环境的搭建和组件设计。3.考虑SV作为编译性语言的缺点，论文采用Tcl (Tool Command Language)编写测试用例,较大程度提高了验证效率。设计并采用了自动化脚本,批量提交测试用例,自动检查和统计运行结果。4.论文在时钟模块的单元测试中,改进了传统时钟验证方法,保证了时钟模块设计的质量。5.完成了SDH Framer芯片上下行基本业务流的仿真验证,保证了后续详细验证工作的进行。6.以开销串口的验证作为典型例子进行详细功能验证,并介绍了本芯片验证过程中对问题和结果的分析手段。本文涉及项目开发的芯片已成功投片,表明论文设计的这种采用SV和Tcl联合进行仿真的验证平台在SDH芯片的功能验证上具有良好效果,不但提高了验证效率,保证了芯片的成功,而且以较高的自动化减轻验证人员的工作量。同时本验证平台在构架和方案上具有较高的灵活性和重用性,可以作为SDH相关芯片验证的一个通用平台。