随着无线通信的高速发展,高速信号处理、雷达、移动通信以及射电天文等个领域对于高速模数转换器(Analog-to-Digital Converter,ADC)的速度要求越来越高。而折叠插值型(Folding and Interpolating,F&I)ADC由于其具有高采样率、精度适中的优势广泛应用于高速通信系统,因此研究单核高速、高精度、低功耗的折叠插值型ADC具体重要价值和意义。本文对F&I ADC的折叠技术和插值技术进行了详细分析。本次设计的系统方案综合了8位精度的系统指标要求、折叠电路规模和设计难度等因素,最终采用两路并行的3位粗量化通道和5位细量化通道;采用高线性度的栅压自举开关,实现了采用开关导通电阻恒定,提高了采样精度;采用含有平均网络的前置放大器阵列,对输出阻抗进行重新分配,降低了系统失调误差,蒙特卡洛仿真表明优化后的前置放大器失调误差为1.8mV;采用多路级联折叠结构方案,级联结构采用折叠系数为3的折叠单元实现折叠系数为9的折叠曲线,多路折叠曲线的结构进行分段折叠;这种方案解决了折叠映射曲线在拐点附近线性度差的问题,提高了整体折叠模块的线性度;插值技术使得折叠单元的规模大幅度降低,本次总插值系数为16,折叠网络的规模下降至原有的1/16;插值技术中的插值网络采用新的方案,提高了插值曲线和原来曲线的线性匹配度,从而修正了系统的插值误差;采用粗细量化协同编码方式优化了粗量化通道结构缺陷,提高了ADC的转换精度。本次设计基于TSMC 130nm CMOS工艺设计一款高速F&I ADC的具体电路和版图.该芯片版图面积为1.84mm×1.62mm,后仿真结果表明:在采样频率为1.5GS/s下,输入频率为64.45MHz时,SNDR为47.39dB,SFDR为59.31dB,ENOB为7.58bits;在采样频率为1.5GS/s下,输入频率为744.14MHz时,SNDR为43.57dB,SFDR为46.76dB,ENOB为6.95bits,功耗为189.1mW。