CMOS工艺特征尺寸的日益减小使得集成电路在集成度和性能方面不断获得提高;但与此同时,系统复杂程度的提高以及各种移动设备的广泛使用,也使得电路功耗开始成为芯片设计发展的重要瓶颈之一。功耗不但直接影响芯片的封装形式与成本,而且过高的功耗将导致芯片温度的增加,直接决定着芯片的可靠性。此外,系统功耗的增加还将带来电迁移效应、电流密度增大、IR_Drop等问题,使得芯片的稳定性进一步恶化;而这些影响反过来又会给电源、地的设计以及电路可靠性分析等诸多方面带来挑战,低功耗技术研究已显得越来越迫切。这些因素都迫使设计者越来越多地关注集成电路功耗的评估及优化方法的研究。 片上系统(System on a chip)设计是集成电路工艺提高的必然结果。在单个芯片上完成整个系统的功能集成,这对电路系统的性能、功耗、成本、体积、协调性、可靠性等方面都是非常有利,已经成为集成电路设计的重要发展方向;但另一方面,由于芯片面积的增大、集成度及工作时钟频率的提高,高能量消耗和高功率密度已经成为SOC设计中的一个重要的制约因素,因此面向SOC芯片低功耗设计方法的研究已显得十分必要了。本文正是结合实际工程项目的需要,对片上系统的低功耗技术进行了一定的探索性研究。 本文是在国家863项目“高性能嵌入式CPU(2002AA1Z1040)”的支持下完成的。结合一款实际SOC芯片——ICT_E32的设计,对目前国内外功耗分析及优化方面的研究现状、特别是其在SOC芯片设计中的实际应用技术进行详细的阐述,提出了若干具有一定创新性低功耗设计的实用方法。这些方法在该芯片中均获得了有效的验证,完全可以应用在其它芯片的设计之中。 文章首先阐述了本课题的研究背景,并对片上系统芯片和ICT_E32作了总体介绍;之后综述了低功耗技术研究的发展及现状,从动态功耗、静态功耗两大方面对CMOS电路功耗进行了详细的研究,从各种功耗来源入手,通过对其相应的功耗模型进行分析,并结合实际工程应用,给出了实用的功耗估计的方法和优化方法。然后,文章具体针对ICT_E32芯片的设计工作,提出了实用的低功耗设计方案,并给出了芯片模拟仿真实验数据。作为主要的创新性工作,本文针对SOC芯片设计层次化的特点,提出了一种面向芯核设计的集成电路层次化功耗管理方法,即分层次对各模块的功耗进行管理和优化。仿真结果表明,在保证系统性能的前提下,设计基本达到预定的低功耗管理设计要求。 最后为保证文章研究的完整性,本文还介绍了低功耗技术和集成电路其他研究领域的交叉研究状况,进一步证明低功耗技术作为一个独立的研究领域而存在,却为更多的领域所重视,已经成为集成电路设计领域的重要课题。