作为模拟世界与数字世界之间的桥梁,模数转换器(ADC)广泛应用于无线通信,生物医疗,消费电子等领域。随着CMOS工艺的不断发展,数字信号处理技术取得了长足的进步。数字校准技术的出现,使得模数转换器能够实现更小的功耗以及更高的精度。而在众多模数转换器结构中,流水线ADC能够在速度和精度之间取得较好的折衷以及可以与数字校准技术良好结合的特点使其成为了国内外的研究热点。本设计中流水线ADC采用每级1.5位的流水线结构,能够较好地容忍比较器的失调误差。同时采用电容逐级减小技术以降低流水线ADC整体功耗。去掉传统流水线ADC中的前端采样保持电路,引入通过匹配流水线ADC第一级乘法型数模转换器(MDAC)和子模数转换器(SADC)信号通路时间常数实现较高采样精度的采样网络。为了结合BLMS数字校准技术,MDAC采用电荷转移式结构。采样开关采用栅压自举结构,实现了更高的线性度和更小的导通电阻。两级结构的运放能够使运放的输出摆幅最大化,该运放开环增益仅为33dB,从而降低了运放的设计难度,进一步降低了流水线ADC的功耗。带温度补偿的恒定跨导偏置电路能够保证在不同PVT条件下晶体管跨导的稳定性。该流水线ADC采用0.13μm1.2V1P8M CMOS工艺实现。其整体版图尺寸为4.7mm×4.3mm,芯片总功耗为480mW。其中模拟部分版图面积为11.6mm2,功耗为380mW。仿真结果表明,在200MHz的采样频率下,对于频率为3.13MHz和83.13MHz的正弦输入信号,校准前的信噪失真比(SNDR)分别为32.6dB和32.5dB,采用BLMS数字校准后,其信噪失真比达到了78.1dB和75.1dB,比校准前分别提高了45.5dB和42.5dB。