近年来半导体工业界出现了一种新型的芯片，这种芯片允许在一块单独的硅片上集成比以往更多的复杂功能(这些功能通常是可以用来构成一个完整系统的)，因此称其为系统级芯片(SOC)。通过重用多个嵌入式的IP核，可以降低SOC设计的复杂度和风险性、加快产品的上市时间。然而SOC的高集成度也给设计者带来了许多新的挑战，其中如何解决SOC的测试领域内出现的一系列新问题就是最重要的挑战之一。　　 半导体芯片的生产制造过程并不是完美无缺的，所有的芯片都需要进行针对制造缺陷的测试，SOC也不例外。测试保证了芯片的批量生产中成品的质量，保证送到用户手中的芯片是没有任何缺陷的，因此测试在芯片的生产制造过程中扮演了一个至关重要的角色。随着集成电路规模越来越大，产品测试变得越来越复杂，测试费用占芯片成本的比例也越来越大，设计者不得不在设计的一开始就要考虑芯片的测试问题,即所谓的可测性设计(DFT)。可以将DFT的概念更确切的定义为在芯片中加入额外的与功能无关的逻辑或特性来简化测试难度、缩短测试时间、降低测试成本、提高测试质量的一种方法。深亚微米工艺下的SOC测试所面临的三个最主要的问题是：测试数据量巨大、测试功耗过高和测试时间过长，这三个问题最终都将导致SOC测试成本的急剧增加。这篇论文正是围绕这三个棘手的问题展开深入的理论研究，目的就是为了降低SOC的测试成本、提高SOC的产品质量。　　 基于LFSR重播种的线性压缩方法以其硬件实现简单、压缩率较高的特点成为SOC测试数据压缩领域内关注的热点。论文研究了LFSR的数学原理和测试覆盖率分析方法，并介绍了一种新型LFSR重播种测试数据压缩方法。论文在分析传统LFSR重播种原理的基础上提出了使用一个LFSR的种子来编码多个兼容测试“立方”的方法，这种方法将原始测试“立方”的最优分组合并问题映射为对测试兼容图的最小着色问题，并使用一种启发式的测试“立方”分组合并算法较好的解决了问题，提高了压缩效率。　　 SOC在测试模式下消耗的功耗要超过正常工作模式时的两倍以上，而扫描路径法又是最常用的SOC可测性设计方法，因此如何降低扫描测试功耗是SOC测试领域研究的另一个重点问题。论文对SOC扫描测试过程中的功耗消耗进行了详细的分析，并运用概率统计和布尔微分理论为扫描触发器的跳变对内部组合逻辑锥产生的影响进行了建模，并根据这个数学模型来重新调整被测电路中扫描触发器的排列顺序，进而降低了扫描测试过程中的峰值功耗和总功耗。　　 论文的最后介绍了一种概念性的SOC测试访问结构，其中重点介绍了IP核的测试源、测试宿、测试访问机制、测试外壳和为什么需要进行IP核的测试调度，并提出了一种在满足测试功耗和测试资源冲突两种约束条件下的SOC系统级测试调度方法。这种方法在满足两种约束条件的同时尽可能并行的对多个IP核进行测试，力求测试时间最小化，进而降低了测试成本。